PCIe 5.0 Signalverlust: Bandbreiten-Einbruch beheben
Sie haben das Mainboard der nächsten Generation beschafft, die NVMe-SSD verspricht sequenzielle Leseraten jenseits der 12 GB/s, und im Benchmark bleiben magere 7 GB/s übrig – weil der Host-Controller unbemerkt auf PCIe 4.0 heruntergestuft hat.
Was als „PCIe-5.0-Kompatibilität" verkauft wird, ist in der Praxis häufig ein Kompromiss mit der Physik, den nur wenige Plattformen vollständig einlösen. Für den IT-Einkauf ist das kein technisches Detail, sondern ein TCO-Risiko: Wer den Aufpreis für Gen5-Hardware zahlt, bekommt nicht automatisch Gen5-Performance. Die Differenz zwischen Datenblatt und Workload entscheidet, ob sich die Lifecycle-Kalkulation trägt – oder ob die Beschaffung nach zwölf Monaten neu aufgerollt werden muss.
PCIe 5.0 verkauft sich über 32 GT/s – geliefert wird oft nur das, was die Signalintegrität hergibt.
Das physikalische Budget: Warum 16 GHz kein Marketing-Versprechen ist
PCIe 5.0 verdoppelt die Datenrate pro Lane auf 32 GT/s, was bei NRZ-Signalisierung eine Nyquist-Frequenz von 16 GHz bedeutet. Diese Verdopplung klingt nach linearem Fortschritt, ist aber physikalisch eine Vervielfachung der Ansprüche an den Übertragungskanal. Die PCI-SIG-Spezifikation definiert für den gesamten Link ein maximales Insertion-Loss-Budget von -36 dB bei 16 GHz – gegenüber -28 dB bei 8 GHz unter PCIe 4.0.
Auf Standard-PCB-Material (FR4) erreicht die Signaldämpfung bei dieser Frequenz kritische Werte schon nach wenigen Zentimetern Leiterbahn. Die maximale Trace-Länge ohne aktive Signalaufbereitung liegt nach Praxiserfahrungen in der Regel bei etwa 8 bis 15 cm, auf höherwertigen Low-Loss-Substraten wie Megtron 6 lässt sich das auf ungefähr 15 bis 20 cm ausdehnen. Mainboards, die PCIe 5.0 auf mehreren Steckplätzen voll ausschöpfen wollen, sind daher gezwungen, in bessere Substrate und in aktive Komponenten zu investieren – Kosten, die im Datenblatt verschwinden, in der Stückliste und im Allokations-Budget aber sichtbar werden.
Die LTSSM – Das stille Downgrade und seine wirtschaftliche Bedeutung
Jede PCIe-Verbindung durchläuft eine Link Training and Status State Machine (LTSSM). Diese Maschine misst während des Trainings die Bitfehlerrate (BER) des Kanals und entscheidet, mit welcher Generation und Lane-Breite der Link stabil läuft. Das Ziel-BER liegt bei 10⁻¹² – ein extrem niedriger Wert, der bei 16 GHz unter realen Bedingungen nur durch entsprechendes Channel-Design erreichbar ist.
Steigt die BER über die Schwelle, weil ein Riser-Kabel minderwertig ist, ein M.2-Modul thermisch throttelt, ein Steckkontakt verschmutzt ist oder das BIOS die falsche Generation erzwingt, schaltet die Hardware eigenständig auf PCIe 4.0 oder 3.0 zurück. Der Anwender sieht davon nichts im Betriebssystem – der Device-Manager-Eintrag bleibt „PCIe 5.0 x16", weil der Host-Controller die maximal unterstützte Generation meldet, nicht die aktuell aktive. Erst Diagnose-Tools wie HWiNFO, GPU-Z oder die proprietäre Mainboard-Suite zeigen die effektive Link-Speed.
Der stille Downgrade ist der teuerste Fehler im Lifecycle: Er kostet Aufpreis, ohne Gegenleistung.
Wichtig dabei: Ein gemessener Leistungsverlust ist nicht zwangsläufig ein Hardware-Defekt. BIOS-Defaults, ASPM-Energiesparmodi oder eine fehlerhafte Lane-Allokation können denselben Effekt erzeugen wie ein marginales PCB-Layout. Die Fehlerklasse ist breit, die Diagnose beginnt immer im BIOS.
Lane-Sharing und BIOS-Konfigurationen als versteckte Leistungsbremsen
Ein erheblicher Teil der PCIe-5.0-Drosselungen entsteht nicht durch mangelnde Signalintegrität, sondern durch Architekturentscheidungen des Mainboards. Viele Consumer-Platinen teilen die PCIe-Lanes zwischen dem primären x16-Slot und den M.2-Anschlüssen. Wird der obere M.2-Slot belegt, fällt der Grafikkartenslot automatisch von x16 auf x8 zurück. Bei Gen5 halbiert sich damit die theoretische Bandbreite des x16-Slots von rund 63 GB/s auf etwa 31,5 GB/s pro Richtung. Bidirektional bleibt das System zwar nominell performant, workload-spezifisch – etwa bei Storage-Workloads oder AI-Inferenz mit GPU-Anbindung – kann der Verlust kritisch werden.
Diese Konfiguration ist nicht per se defekt, sie ist eine kostenoptimierte Designentscheidung. Wer eine zweite NVMe-SSD parallel zur GPU betreiben will, muss das Lane-Sharing bewusst kalkulieren. Für den Einkauf bedeutet das: Vor jeder Bestellung ist das Block-Diagramm des Mainboard-Herstellers Pflicht, nicht Kür. Die folgende Tabelle zeigt die drei häufigsten Konfigurationsszenarien und ihre Auswirkung auf den realen Durchsatz:
| Szenario | Primärer PEG-Slot | Belegter M.2-Slot | Theoretische Bandbreite Slot (unidirektional) | Risiko für Gen5-Throttling |
|---|---|---|---|---|
| GPU allein, M.2 leer | x16 PCIe 5.0 | – | ~63 GB/s | Gering, sofern Layout sauber |
| GPU + M.2-Slot 1 (Gen5) | x8 PCIe 5.0 | x4 PCIe 5.0 | ~31,5 GB/s | Mittel, doppelte Belastung der Retimer-Strecke |
| GPU + mehrere M.2 belegt | x4 PCIe 4.0 | geteilte Anbindung | ~7,9 GB/s | Hoch, häufiger BIOS-default downgrade |
Hinzu kommen BIOS-Einstellungen, die das Bild weiter verzerren. Aggressive ASPM-States (Active State Power Management) senken die Leistungsaufnahme, schalten den Link jedoch phasenweise in tiefere Stromsparprofile – das Training wird neu angestoßen, die effektive BER kann während dieser Übergänge ansteigen. Wer PCIe 5.0 konsequent ausreizen will, sollte ASPM für Gen5-Ports deaktivieren oder zumindest auf L1.1 statt L1.2 beschränken. Auch die manuelle Wahl der PCIe-Generation im BIOS – „Force PCIe 5.0" statt „Auto" – gehört zum Pflichtprogramm, wenn der Hersteller sie anbietet.
Retimer vs. Redriver – Wo die Marketing-Lüge beginnt
Ein zentraler Baustein jedes Gen5-Mainboards ist die Frage, wie das Signal auf der Strecke zwischen CPU-Socket und Steckplatz regeneriert wird. Hier treffen zwei technisch unterschiedliche Welten aufeinander, die im Marketing regelmäßig gleichgesetzt werden:
- Redriver sind analoge Bauteile. Sie verstärken das Signal, korrigieren aber nicht den Jitter. Für kurze Strecken auf kontrollierten Substraten funktionieren sie; das Jitter-Budget verschlechtert sich mit jedem Abschnitt additiv.
- Retimer sind Mixed-Signal-Bausteine mit vollständiger CDR (Clock and Data Recovery). Sie extrahieren den Takt aus dem Datenstrom, regenerieren das Signal und setzen das Jitter-Budget auf der Ausgangsseite vollständig zurück.
Für PCIe 5.0 sind Retimer in den meisten realen Layouts keine Option, sondern Notwendigkeit. Redriver reichen bei den geforderten -36 dB Insertion-Loss über mehrere Zoll Leiterbahnlänge in der Regel nicht aus. Die Aussage „Gen5-ready" eines Boards bedeutet daher konkret: Es ist mit Retimern bestückt – oder es wird in der Praxis nicht durchgängig Gen5 liefern. Die Aussage „Retimer sind Pflicht" stimmt nur für lange Strecken; bei kompakten Server-Mainboards mit kurzen Traces können hochwertige Layouts auch ohne Retimer funktionieren. Die Dokumentation, die das belegt, fehlt in den meisten Datenblättern – sie muss beim Lieferanten aktiv eingefordert werden.
Riser-Kabel und PCB-Substrate – Die kritische Infrastruktur
Werden PCIe-5.0-Karten außerhalb des Standardgehäuses betrieben – etwa in Workstation-Towern mit vertikalem Mount, in offenen Test-Rigs oder in Server-Chassis mit Kabel-Topologie – kommen Riser-Kabel ins Spiel. Hier entscheidet die Kabelqualität über die effektive Generation. Kabel ohne PCIe-5.0-Zertifizierung, mit schlechter Schirmung, minderwertigen Kontakten oder zu langen Innenleitern treiben die BER über die Schwelle und lösen das LTSSM-Downgrade aus. Hochwertige, zertifizierte Kabel schaffen die Bandbreite sehr wohl – das Problem ist nicht das Konzept Riser, sondern die Qualitätsstreuung im Markt.
PCB-seitig liegt die Wahrheit im Substrat. Das Budget von -36 dB ist in der Realität nicht nur durch die Leiterbahnlänge begrenzt, sondern auch durch Via-Stiche, Steckerübergänge und Cross-Talk zwischen benachbarten Lanes. Mainboards mit Megtron-6- oder vergleichbaren Low-Loss-Substraten können die Reichweite deutlich ausdehnen, was den Verzicht auf Retimer ermöglicht – vorausgesetzt, das Layout wurde sauber designt.
Handlungsempfehlung für den Einkauf
Die folgenden Punkte gehören in jeden Beschaffungsprozess für Gen5-Plattformen:
1. Block-Diagramm prüfen – Welche Slots teilen sich Lanes, und welcher M.2-Slot erzwingt einen Downgrade des PEG-Slots?
2. Substrat-Information einfordern – Nicht jeder Hersteller kommuniziert die PCB-Spezifikation offen; eine schriftliche Bestätigung beim Lieferanten ist berechtigt.
3. Retimer-Bestückung verifizieren – „Gen5-ready" ohne dokumentierte Retimer-Chips oder belastbares Layout-Datenblatt ist im Beschaffungsprozess ein rotes Tuch.
4. BIOS-Default-Konfiguration dokumentieren – Werkseinstellungen für ASPM, Link-Speed, Gen5-Enable und Lane-Allokation variieren zwischen BIOS-Versionen; bei Firmware-Updates ändern sie sich.
5. Riser-Kabel zertifizieren lassen – Bei Towern mit vertikalem Mount ausschließlich Kabel mit PCIe-5.0-Konformitätsnachweis und klarer Hersteller-Spezifikation verwenden.
6. Lifecycle-Budget einplanen – Gen5-Mainboards mit hochwertigem Layout kosten in der Regel deutlich mehr als Gen4-Pendants; dieser Aufpreis muss sich im geplanten Nutzungszeitraum amortisieren, sonst ist Gen4 die rationalere Wahl.
PCIe 5.0 ist kein Datenblatt-Versprechen, sondern ein Signalintegritäts-Vertrag. Wer ihn unterschreibt, ohne das Layout zu prüfen, zahlt doppelt – einmal den Aufpreis, einmal den Performance-Verlust.
Position
Am Ende bleibt eine nüchterne Rechnung: PCIe 5.0 liefert unter guten Bedingungen 32 GT/s pro Lane. Unter schlechten Bedingungen liefert es 16 GT/s – und damit das, wofür der Einkauf bereits vor zwei Generationen bezahlt hat. Die Differenz zwischen Datenblatt und Workload ist kein Zufall, sondern ein Engineering-Problem, das in der Beschaffung antizipiert werden muss. Mainboards, die Gen5 ohne Retimer, ohne dokumentiertes Substrat und ohne sauberes Lane-Sharing verkaufen, gehören nicht in eine professionelle Build-Liste – egal, was der Datenblattpreis suggeriert. Der Einkauf hat hier eine klare Hebelfunktion: Wer die Anforderungen vor der Bestellung formuliert und vom Lieferanten belegen lässt, sortiert den Markt im eigenen Interesse. Die Margen für „Gen5-Marketing ohne Gen5-Engineering" sind endlich.