AMD Zen 6 EPYC Venice: 256-Kern-Prozessoren für Rechenzentren
256 Kerne auf acht CCDs, TSMC 2nm, zwei I/O-Dies – das sind die Eckdaten, die AMD zu seiner nächsten EPYC-Generation „Venice" auf der Advancing AI 2026 in San Francisco offengelegt hat.
ComputerBase hat die Renders auf Werbebannern im Moscone Centre fotografiert, ehemaliger AMD-Corporate-Fellow Patrick Moorhead teilte zusätzliches Bildmaterial. Für Rechenzentrumsplaner markiert Zen 6 den nächsten Dichte-Sprung in der Chiplet-Architektur.
Chiplet-Topologie: Acht CCDs, 32 Kerne je Chiplet
Das Flaggschiff-Layout zeigt acht Core Complex Dies (CCDs), die symmetrisch um zwei große I/O-Dies angeordnet sind. Jedes CCD enthält zwei 16-Kern-CCX-Einheiten – mithin 32 physische Kerne pro Chiplet. Die Kommunikation zwischen CCDs und I/O-Dies erfolgt über AMDs Infinity Fabric. In den I/O-Dies sitzen Speichercontroller, PCIe-Lanes und sonstige I/O-Funktionalität. Die Verbindungstechnik nutzt TSMCs 2nm-Prozess, was die Transistordichte pro CCD gegenüber der Vorgängergeneration erhöht.
Erreicht wird damit eine Gesamtkernzahl von 256 Kernen beziehungsweise 512 Threads – ein Plus von 33 Prozent gegenüber Zen-5-Designs. AMD bewirbt eine gen-to-gen-Performance-Steigerung um den Faktor 1,7.
Speicherbandbreite und I/O-Schnittstellen
Spezifikationen, die AMD auf der Veranstaltung nannte: 1,6 TB/s Speicherbandbreite sowie eine Verdopplung der CPU-zu-GPU-Bandbreite durch PCIe 6.0-Anbindung. Taktraten über 5 GHz werden für die EPYC-Serie als Zielwert genannt – exakte Boost-Frequenzen je SKU stehen noch aus. Ob 3D-V-Cache-Varianten mit der vollen 256-Kern-Konfiguration kommen, ist bisher unbestätigt.
| Parameter | EPYC Venice (Zen 6) | EPYC Zen 5 (Referenz) |
|---|---|---|
| Max. Kerne | 256 | 192 |
| Threads | 512 | 384 |
| CCD-Anzahl | 8 | 6 |
| Prozess | TSMC 2nm | TSMC 3/4nm |
| Speicherbandbreite | 1,6 TB/s | k.A. |
| CPU-GPU-Interface | PCIe 6.0 | PCIe 5.0 |
Einordnung für die Infrastruktur-Planung
Venice ist primär auf AMDs Helios-Rack-Scale-Systeme und Hyperscaler-AI-Rechenzentren ausgerichtet. Wer aktuell EPYC 9004/9005 im Einsatz hat, sollte die Plattform-Kompatibilität prüfen: Die neuen CCDs und I/O-Dies erfordern mit hoher Wahrscheinlichkeit ein Sockel-Update. Die 2nm-Fertigung bei TSMC impliziert zudem neue thermische Profile – Kühlkonzepte für >250 W TDP pro Socket sind vermutlich Mindestanforderung.
Für Planungssicherheit empfiehlt es sich, die finalen SKU-Listen und Benchmarks abzuwarten, die AMD im Rahmen der offiziellen Markteinführung veröffentlichen wird. Bis dato liegen keine detaillierten Leistungszahlen oder Plattform-Spezifikationen vor.